VTŠ: Digitalna elektronika
Naponski nivoi logičkih
signala kod TTL i CMOS
kola
mr. Veličković Zoran
Oktobar, 2010.
Naponski nivoi logičkih kola (1)
‡
Logička kola su projektovana da prihvate na ulazu samo
dva nivao signala (log. 0 i log. 1).
‡
Obično je logička 1 reprezentovana naponom napajanja
Vcc,
Vcc dok se logička nula reprezentule sa 0V.
0V
‡
U realnim aplikacijama, ovi nivoi veoma variraju jer
zavise od pada napona na PN spojevima tranzistora i
varijacija napona napajanja.
napajanja
‡
Ovo je razlog za analizu kako pojedine familije logičkih
kola izlaze na kraj sa ovim varijacijama.
‡
Kod TTL logičkih kola nominalni napon napajanja je
5±0.25V.
0.25V
‡
Idealno log. 1 je predstav. sa 5V, dok je log. 0 0V.
Naponski nivoi logičkih kola (2)
‡
Prihvatljiv naponski nivo se nalazi u opsegu
između 0 i 0.8V.
0.8V za nivo logičke 0,
0 a od 2 do 5V za
logičku 1.
‡
Prihvatljive naponske nive logičkih izlaza/ulaza
specificira proizvođač i to tako što redefiniše gore
postavljene granice (od 0-0.5V log. 0, odnosno od
2.7-5V log. 1.
Naponski nivoi logičkih kola (3)
‡
Ako se na ulaz TTL kola dovede naponski nivo
između 0.8 i 2V, nema se siguran izlaz TTL kola.
kola
‡
Takav signal se naziva nesiguran-kolebljiv
(uncertain) i ne može se garantovati njegovo stanje.
Još jedna značajna karakteristika logičkih kola je da
tolerancija izlaznih signala je manja u odnosu na
toleranciju ulaznih signala!
signala
Ovakva specifikacija obezbeđuje da prilikom
povezivanja TTL izlaza na TTL ulaz nivoi signala budu
uvek u prihvatljivim granicama.
‡
‡
MOS gejt
‡
‡
‡
‡
‡
‡
Razlika između tolerancija ulaznih i izlaznih nivoa se
naziva margina šuma (noise margin) gejta.
Za TTL gejtove, ima se da je margina za niski nivo
(low-level noise ) između 0.8 i 0.5V, odnosno
0.3V.
0.3V
Za TTL getove, margina za logičko visoko (high
noise margin) ima 2.7 i 2V,
2V odnosno 0.7V.
Primetite da su margine za logičko visoko i logičko
nisko različite.
Tako margina šuma za logičko nisko iznosi samo
0.3V, dok je za logičko visoko znatno viša i iznosi
0.7V.
Na sledećoj slici je ovo jasno islustrovano.
Naponski nivoi kod TTL-a
Visoko
Nisko
Prihvatljivi logički nivoi na
ulazu u TTL kola
Visoko
Nisko
Prihvatljivi logički nivoi na
izlazu u TTL kola
Margine log. 0 i log. 1 kod TTL-a
Prihvatljivi logički nivoi na
ulazu u TTL kola
Visoko
Nisko
Prihvatljivi logički nivoi na
izlazu u TTL kola
Margina logičke jedinice
Visoko
Nisko
Margina logičke nule
Naponski nivoi kod CMOS kola
‡
CMOS logička kola imaju znatno drugačiju
specifikaciju (u odnosu na TTL) naponskih nivoa.
‡
Ako se CMOS napaja sa 5V, prihvatljiv ulazni nivo
signala je u opsegu od 0 do 1.5V za logičku nulu,
odnosno od 3.5 do 5V za logičku jedinicu.
‡
Prihvatljiv nivo logičkog izlaza se nalazi u opsegu od
0 do 0.05V za logičku nulu, odnosno od 4.95 do 5V
za logičku jedinicu.
‡
Da li ima razlike u prihvatljivim logičkim nivoima kod
TTL i CMOSkola?
Naponski nivoi kod TTL-a
Visoko
Visoko
Nisko
Nisko
Prihvatljivi logički nivoi na
ulazu u CMOS kola
Prihvatljivi logički nivoi na
izlazu u CMOS kola
Naponski nivoi kod CMOS kola
‡
‡
‡
‡
‡
Sa slike se jasno može zaključiti da CMOS kola imaju
znatno veću marginu šuma nego TTL kola.
Tako je margina šuma (za logiču nulu i logiču
jedinicu) 1.45V za CMOS u odnosu TTL kod koga je
marina šuma 0.7V.
Drugim rečima, CMOS familija logičkih kola je dva
puta tolerantnija na superponirani šum na svojim
ulazima!
Ovu osobinu ne poseduju TTL kola,
kola obzirom da se
napajaju fiksnim naponom od 5V.
CMOS kola se mogu napajati i sa 15V (neka i sa
18V), tako da se margine postavljaju na sledeće
nivoe:
Naponski nivoi kod TTL-a
Visoko
Visoko
Nisko
Nisko
Prihvatljivi logički nivoi na
ulazu u CMOS kola, VDD=10V
Prihvatljivi logički nivoi na
izlazu u CMOS kola, VDD=10V
Naponski nivoi kod TTL-a
Visoko
Visoko
Nisko
Nisko
Prihvatljivi logički nivoi na ulazu
u CMOS kola, VDD=15V
Prihvatljivi logički nivoi na
izlazu u CMOS kola VDD=15V
Tranzicija log. Izlaza (1)
‡
‡
Kakve posledice ove karakteristike logičkih kola mogu
izazvati ako se na ulaz dovode sporo-promenljivi
digitalni signali?
Pogledajte sledeće slike:
Prag
odlučivanja
Vreme
Tranzicija log. izlaza (2)
Prag
Vreme
‡
Varijacija ulaznog napona (zbog superponirane
naizmenične smetnje) će izazvati neželjene tranzicije
na izlazu.
Tranzicija log. izlaza (3)
DC Referenca
Šmit-triger
‡
Rešenje prethodnih problema može biti u pozitivnoj
povratnoj sprezi u pojačavačkom kolu.
‡
Ovo se može uraditi operacionim pojačavačem
povezivanjem izlaza na neinvertujući ulaz preko
otpornika.
‡
Ovakva šema se naziva Šmit triger (Schmitt trigger).
‡
Šmit triget se karakteriše pozitivnim naponskim
pragom (positive-going) VT+, i negativnim
naponskim pragom (negative-going) VT-.
‡
Oznaci gejta se dodaje oznaka histerezisa.
histerezisa
‡
Upotrebljva se u sredinama gde se očekuju smetnje.
smetnje
Šmit-triger
VT+
VT-
DC Referenca
Vreme
Tranzicija log. izlaza (4)
VT+
VT-
Vreme
Download

Naponski nivoi logičkih signala kod TTL i CMOS kola