VTŠ: Digitalna elektronika
Međusobno povezivanje
TTL i CMOS kola
mr. Veličković Zoran
Oktobar, 2010.
Naponski nivoi logičkih kola (1)
‡
Različiti naponski nivoi TTL i CMOS tehnologija mogu
predstavljati problem kada se ove tehnologije koriste u
istom sistemu.
‡
Mada CMOS kola mogu raditi sa istim naponom napajanja
kao i TTL kola (Vdd=+5V), naponski nivoi na izlazu iz TTL
kola nisu kompatibilni sa zahtevima za ulaznim naponom
kod CMOS kola.
‡
Da li se može pojaviti problem ako se izlaz TTL NI kola
dovodi na ulaz CMOS invertera iako se ovaj sistem napaja
jednim naponom od Vcc=+5V?
‡
Ako je izlaz TTL kola logička nula (garantovan naposki nivo
je između 0V i 0.5V), ovaj nivo će biti korektno
detektovan na ulazu CMOS kola (ulaz se tretira kao
logička nula jer se može očekivati napon između 0V i 1.5V)
TTL-izlaz Æ CMOS-ulaz (1)
TTL
izlaz
CMOS
ulaz
TTL izlaz se nalazi u
opsegu prihvatljivom od
CMOS kola
TTL-izlaz Æ CMOS-ulaz (2)
‡
‡
Međutim, ako se TTL izlaz nalazi u stanju logičke
jedinice (garantovani nivo signala je između 2.7V i
5.0V), on ne mora biti korektno interpretiran od
strane ulaza u CMOS kolo.
CMOS kolo na svom ulazu očekuje logičju jedinicu
u opsegu od 3.5V do 5.0V.
TTL-izlaz Æ CMOS-ulaz (3)
CMOS
ulaz
TTL
izlaz
TTL izlaz se nalazi van
opsega prihvatljivog
za CMOS kola
TTL-izlaz Æ CMOS-ulaz (4)
‡
‡
‡
‡
‡
Ovo neslaganje se generalno može uočiti kada izlaz
TTL kola napaja CMOS ulaz.
Iako je to regularan izlaz logičke jedinice za TTL
kolo, naponski nivo se nalazi u nesigurnom delu
CMOS naposkog ulaza.
Ovo može imati za posledicu pogrešne
interpretacije naponskog nivoa logičke nule na
ulazu CMOS kola!
Ovaj problem se može rešiti povećanjem naponskog
izlaza logiče jedinice iz TTL kola.
Praktična realizacija se zasniva na dodavanju PULUP
otpornika na izlaza TTL kola.
TTL-izlaz Æ CMOS-ulaz (5)
TTL
izlaz
CMOS
ulaz
TTL izlaz logičke jedinice povišen
Rpulup otpornikom
Naponski nivoi kod CMOS kola
‡
Ponekada je potrebno povezati izlaz TTL kola na
ulaz CMOS kola a da se pri tome napajaju
različitim izvorima!
izvorima
‡
U ovom primeru CMOS kolo se napaja sa većim
naponom od TTL kola (zapravo TTL kolo se može
napajati samo sa Vcc=+5V).
‡
Kakvi problemi mogu proisteći iz ove situacije?
Naponski nivoi kod TTL-a
TTL
izlaz
CMOS
ulaz
TTL izlaz logičke jedinice sigurno
se ne nalazi u opsegu
prihvatanja CMOS tehnologije
Tranzicija log. izlaza (1)
‡
Dakle, nema problema prilikom interpretacije
niskog izlaza TTL kola.
‡
Međutim, kod interpretacije nivoa logičke jedinice,
može doći do problema.
‡
Garantovani naponski nivo od 2.7V do 5V nije ni
blizu prihvatljivog za CMOS logiku (prihvatljiv nivo je
od 7V do 10V za logičku jedinicu).
Tranzicija log. izlaza (2)
TTL
izlaz
Sa su oba naponska nivoa TTL
signala u prihvatljivim granicama
CMOS kola.
CMOS
ulaz
Tranzicija log. izlaza (3)
‡
Ako se primeni TTL kolo kod koga je izlaz realizaovan
sa otvorenim kolektorom (open-collector), kroz
PULUP otpornik povezan na 10V izlaz iz TTL kola će
porasti do napona napajanja CMOS kola (u
konkretnom slučaju do 10V).
‡
TTL izlaz realizovan po principu otvorenog kolektora
može obezbediti samo uvir struje.
‡
Izvor struje se ne može obezbediti, dakle logička
jedinica je određena naponom napajanja na koji je
poveza PULUP otpornik, i tako prirodno rešava
problem konvertovanja nivoa.
Tranzicija log. izlaza (4)
‡
Zahvaljujući izvanrednoj naponskoj izlazunoj
karakteristici CMOS kola, generalno nema problema
prilikom povezivanja CMOS izlaza na TTL ulaz.
‡
Jedini problem koji se ovde javlja je obezbeđivanje
strujnog napajanja TTL ulaza.
‡
Tako, CMOS izlaz mora obezbediti uvir struje za svaki
TTL ulaz kada je u ovaj u stanju logičke nule.
‡
Kada se CMOS kolo napaja naponom koji prevazilazi
Vcc=5V, naponski nivo logičke jedinice iz CMOS kola će
prevazići prihvatljivi nivo logičke jedinice u TTL logici.
‡
Rešenje ovog problema je u kreiranju invertora sa
otvorenim kolektorom pomoću diskretnog NPN
tranzistora kao sprega između ovih tehnologija.
Invertor sa otvorenim kolektorom
Logička inverzija kreirana tranzistorom
‡
PULUP optornik je opcioni,
opcioni jer će TTL ulaz automatski
predpostaviti visoko stanje kada je ulaz nepovezan.
‡
Ovo će se desiti kada je CMOS ulaz nisko a tranzistor
zakočen.
‡
Važna posledica ovog rešenja je logička inverzija
kreirana tranzistorom.
‡
Kada je izlaz iz CMOS kola logička nula, TTL gejt “vidi”
logičku jedinicu.
‡
Kada je izlaz iz CMOS kola logička jedinica, tranzistor je u
zasićenju i TTL gejt “vidi” logičku nulu na svom ulazu.
‡
Opisanu logičku inverziju treba “uračunati” prilikom
dizajna ločičke šeme.
Download

TTL izlaz