LAB -­‐1 Adı Soyadı : Numarası : BİL 321 Mantık Devreleri Tasarımı LAB-1: Verilog Modelleme ve FPGA ile Gerçekleme
DENEYİN YAPILIŞI
1. Bir birleşimsel devrenin doğruluk tablosu yanda verilmiştir.
a2
0
0
0
0
1
1
1
1
Girişler
a1
0
0
1
1
0
0
1
1
a0
0
1
0
1
0
1
0
1
Çıkışlar
y1
y0
0
0
0
1
1
0
0
0
1
0
0
1
1
0
1
0
1.1.
Bu bileşimsel devreyi lojik kapılarla gerçekleyiniz. Elde
ettiğiniz devreyi aşağıya çiziniz.
1.2.
1.3.
Bu birleşimsel devrenin kapı seviyesindeki modelini oluşturarak, Verilog modülünü yazınız.
Bu devreyi test etmek için gereken testbench modülünü oluşturunuz. Bu testbench
modülünde giriş işaretleri aşağıda şekilde verildiği gibi oluşturulacaktır. Bu girişler için
çıkışları elde ediniz ve aşağıya çiziniz.
a2
a1
a0
y1
y0
0
5
10
15
20
25
1.4. Bu devre için oluşturuduğunuz modülü Spartan 3E FPGA kartına yükleyiniz. Girişler için kart üzerinde
bulunan anahtarları ve çıkışlar için LED’leri kullanınınız.
LAB -­‐1 BİL 321 Mantık Devreleri Tasarımı 2.
Adı Soyadı : Numarası : Bir 2’e 4’lük kod çözücünün Verilog modülü yanda verilmiştir.
2.1 Bu modülü ISE’de yazarak, Spartan 3E kartına yükleyiniz. Girişler için kart üzerindeki anahtarları ve
çıkışlar için LED’leri kullanınız.
module kodcoz_2_4(input [1:0] gir,
input en, output reg [3:0] cik);
always @(gir or en) begin
if(!en) cik <= 4'h0;
else
case(gir)
2'b00: cik <= 4'h1;
2'b01: cik <= 4'h2;
2'b10: cik <= 4'h4;
2'b11: cik <= 4'h8;
endcase
end
endmodule
Değerlendirme:
Bileşimsel devre tasarlandı
Kapı seviyesinde model
yazıldı
Testbench Tasarımı
Benzetim Test
Karta Yükleme
Kod Çözücü modül yazıldı
Karta Yükleme
LAB NOTU
Download

LAB-1: Verilog Modelleme ve FPGA ile Gerçekleme