Elektronik-I Laboratuvar 6. Deney
Ad-Soyad:
1
mza:
Grup No:
FET ve FET Çal³ma Bölgeleri
Alan etkili transistorlar ksaca FET (Field-Eect Transistor) olarak bilinmektedir. Aktif devre
eleman olan alan etkili transistorlardaki çk³ akm elemann içindeki elektrik alann de§i³imi ile
kontrol edilmektedir. Bu transistorlardaki akm ta³yclar tek bir yar iletken (p veya n) içindeki
hareket ettiklerinden, bunlara unipolar transistor de denilmektedir.
ucu bulunmaktadr.
FET'lerin 3 adet ba§lant
Drain (akaç), Source (kaynak), Gate (kap) ba§lant uçlar olup, imalat
tekniklerine göre 2 çe³idi bulunmaktadr.(“ekil 1)
•
JFET; jonksiyon FET
•
MOSFET; metal-oksit yar iletken FET
D
S
D
D
G
G
G
S
(a)
n
JFET
kanall
G
D
(b)
p
S
kanall
(c)
JFET
n
kanall
MOSFET
S
(d)
p
kanall
MOSFET
Figure 1: FET gösterimleri
FET'in ba§lant uçlarn kabaca BJT transistorunun emiter,kolektör ve beyz uçlarna benzetebiliriz.Normal kullanmda, FET, BJT'ye benzer ³ekilde ba§lanmaktadr. Kaynak ucu en negatif
ve akaç ucu en pozitif uçtur. Kap ucuna pozitif bir gerilim uyguland§nda, akaç akm olarak
adlandrlan akm, akaçtan içeri ve kaynak ucundan d³ar akar.
1.1
FET Çal³ma Bölgeleri
Lineer olmayan bir üç-uçlu olan FET için do§ru-akm modeli yaygn olarak kullanlr. Bu modellerde
VP
pinch-o gerilimi veya
Vth
threshold gerilimi,
ISS
drain akmnn alabilece§i maksimum
de§erdir.
•
CUT-OFF (KESM) MODU:
iD = 0
VGS < Vth
durumunda herhangi bir
VDS
gerilimi için
olmaktadr.Bu durumunda Drain ve Source arasndaki kanal yok olur ve FET'in
bütün uçlar ba§msz hale gelir.Böylelikle FET akm hiçbir ³ekilde ak aktmaz. (“ekil 2)
D
iD
+
VGS
−
+
G
VDS
−
S
Figure 2: N-Kanall JFET do§ru-akm e³de§er devresi (KESM MODU)
1
•
OHMIC veya TRIODE (DRENÇSEL) MOD:
VGS > Vth durumunda VGS ≤ VGS −Vth
için Drain ve Source arasnda kanal meydana gelir ve böylelikle FET `gerilim kontrol' eden
bir direnç gibi davranr. Bu durum için;
VGS
VDS
VDS 2
)·
−(
)]
Vth
−Vth
Vth
iD = iDSS [2 · (1 −
(1)
olmaktadr. Geriliminin küçük oldu§u durumlarda, kö³eli parantez içindeki son terim ihmal
edilebilir.
DS
iD ≈ VrDS
Böyle bir durumda
iD
ve
VDS
arasndaki ili³ki OHMIC bir biçime girecektir.
D
iD
+
rDS
iG
G
VDS
−
+
VGS
−
S
Figure 3: N-Kanall JFET do§ru-akm e³de§er devresi (DRENÇSEL MOD)
•
ACTIVE veya SATURATION (AKTF) MOD:
VGS ≥ Vth durumunda VDS > VGS − Vth
için Drain ve Source arasnda kanal sk³m³ durumuna gelir. Bu durumunda D akm her-
VDS gerilimi ile de§i³mez.Bu yüzden bu moda SABT
iD = iDDS · (1 − VVGS
)2 ile Drain akm hesaplanabilir.
th
hangi bir
tedir.
AKIM modu da denilmek-
D
iD
G
iG
+
VGS
−
S
Figure 4: N-Kanall JFET do§ru-akm e³de§er devresi (AKTF MOD
Yukardaki durumlar göz önüne alnd§nda görüldü§ü gibi hiçbir durumunda GATE ucundan
akm akmamaktadr. (iG
edilmi³ olunur.
= 0)
VDS 'in küçük durumlarnda gerilim kontrollü direnç elde
Buradaki kontrol gerilimi VGS 'dir. Önemli bir nokta da iD = 0 durumunda, FET'in
Ayrca
kesinlikle KESM modunda oldu§unu söyleyemeyiz. Kesim modu için kanal olu³mamas lazm ve
herhangi bir
VDS
gerilimi için
iD = 0
olmaldr.
Bütün bu bilgiler ³§nda BJT'deki çal³ma
bölgeleri ile FET'deki çal³ma bölgeleri isim benzerli§inden dolay kesinlikle kar³trlmamaldr.
2
1.
Ksm:
“ekil 5'te belirtilen devreyi kurunuz ve Tablo 1'de istenen ölçümleri alnz.
R = 1M Ω, VDD = +5V
−VDD
iD
+
VDS
+
−
VGS
R
−
−VSS
Figure 5: Deney düzene§i
Table 1: Ölçüm de§erleri
VGS
iD
“ekil 6'ya
0V
VGS − iD
-0.25V
-0.5V
-0.75V
-1V
-1.25V
-1.75V
gra§ini çiziniz.
VGS
iD
Figure 6:
VGS
3
-
iD
gra§i
-2V
2
FET Kutuplama Devreleri
Analog devrelerde JFET sabit akm modunda çal³trlr.
Ayrca FET elemanna yükselteç
devrelerinde çe³itli ³ekillerde beslemek gerekir. Bu amaçlar do§rultusunda bir kutuplama devresi
kullanlmas gereklidir. Tek kaynak kullanan kutuplama devreleri;
•
SABT ÖNGERLML KUTUPLAMA
•
KENDL‡NDEN KUTUPLAMA
•
GERLM BÖLÜCÜLÜ KUTUPLAMA
2.1
Sabit Öngerilimli Kutuplama
En basit kutuplama devresidir. VGS gerilimi VGG gerilimine e³ittir ve verilen bir JFET için
V
2
Drain akm iD = iDDS · (1 − GS ) olarak belirlenir. Böyle bir devrede JFET'in çal³ma noktas,
Vth
JFET parametrelerinde olabilecek de§i³ikliklerden çok etkilenir.
+VDD
iD
RD
+
Vo
VDS
+
VGS
RG
iD
−
Q
−
VGG
−VGG
Figure 7: Sabit Öngerilimli Kutuplama
2.
Ksm:
Figure 8: Çal³ma Noktas
“ekil 7'de belirtilen devreyi kurunuz ve Tablo 2'de istenen ölçümleri alnz.
VDD = 15V, RD = 3.3kΩ, RG = 1M Ω
Table 2: Ölçüm de§erleri
VGG
iD (mA)
VGS (V )
Soru:
VGG
iDQ
−VGS
de§erinin
0V
iD
1V
1.5V
2V
2.5V
akmna etkisini nedeniyle açklaynz.
4
3V
2.2
Kendili§inden Kutuplama
RS direnci üzerinde olu³turaca§ gerilim VGS
ve VG = 0 oldu§u için VGS = 0 − iD · RS ve
Sadece bir güç kayna§ kullanlr. Drain akmnn
VS = iD · RS olarak hesaplanr
= −iD · RS olarak bulunur.(“ekil 9)
gerilimini belirler.
buradan da
VGS
Bu devrede sabit öngerilimli devresine göre
çal³ma noktasnn parametrelerden etkilenmesi azaltlm³tr.
+VDD
iD
RD
+
iDSS
Vo
VDS
−
+
VGS
RG
iD
iD = −VGS /RS
iD
Q
RS
−
−VGS
Figure 9: Kendili§inden Kutuplama
3.
Ksm:
iDQ
Vth
Figure 10: Çal³ma Noktas
“ekil 9'de belirtilen devreyi kurunuz ve Tablo 3'de istenen ölçümleri alnz.
VDD = 15V, RD = 3.3kΩ, RG = 1M Ω
Table 3: Ölçüm de§erleri
RS
iD (mA)
VGS (V )
Soru: En uygun
RS
680Ω
1kΩ
1.5kΩ
2kΩ
direncini hangisidir, nedeniyle açklaynz.
5
5.1kΩ
2.3
Gerilim Bölücü Kutuplama
Bu kutuplama devresi di§er kutuplama devrelerinin birle³imi ³eklindedir. (“ekil 11) Ayrca bu
devrede çal³ma noktasnn de§i³me aral§ di§erlerine göre çok daha küçüktür. stenilen çal³ma
noktasnda sabit kalabilme özelli§ine sahiptir. Direnç de§erlerine ba§l olarak hesaplanan gerilimi
sabit olmaktadr.
+VDD
iD
RD
RG1
+
iDSS
Vo
VDS
−
+
RG2
iD
iD = (−VGS /RS ) − (VGG /RS )
VGS
Q
RS
−
−VGS
Figure 11: Gerilim Bölücü ile Kutuplama
Yukardaki devre için Gate gerilimi
öngerilimi
4.
VG =
VGS = VG − VS = VG − iD · RS
Ksm:
Vth
VGSQ
iDQ
VGG
Figure 12: Çal³ma Noktas
RG2
·VDD
RG1 + RG2
olmaktadr.Buna ba§l olarak JFET
olmaktadr.
“ekil 11'de belirtilen devreyi kurunuz ve Tablo 4'de istenen ölçümleri alnz.
VDD = 15V, RD = 3.3kΩ, RG1 = 450kΩ, RG2 = 50kΩ, RS = 680Ω
Table 4: Ölçüm de§erleri
VDS
Soru: Ölçtü§ünüz
iD
de§erine ba§l olarak
iD
VGS
6
VGS
ve
VDS
de§erlerini hesaplaynz.
Download

6_deney