VÝKONOVÉ TRANZISTORY MOS
Pro výkonové aplikace mají tranzistory MOS přednosti:
- vysoká vstupní impedance,
- vysoké výkonové zesílení,
- napěťové řízení,
- teplotní stabilita
PRINCIP FUNKCE TRANZISTORU MOS
Prahové napětí
U GS(th) = ϕ Bs − U dif +
2eε 0 ε Si N A2 ϕ Bs − q ss
c ox
ϕBs rozdíl potenciálu mezi povrchem
polovodiče (pod oxidem) a objemem oblasti
typu P, potřebný ke vzniku inverzní vrstvy
Uch << UGS – UGS(th)

U ch2 
z
I D = µ eff cox (U GS − U GS(th) )U ch − α

2 
l

αUch ≥ UGS – UGS(th)
I D(sat) =
1 z
µ eff cox (U GS − U GS(th) )2
2α l
transkonduktance
g fs =
∂ ID
∂ U GS
U DS = const
Pokud je Uch << UGS - UGS(th), je
ID =
z
µ eff C ox (U GS − U GS(th) )U ch
l
odpor vodivého kanálu Rch
I
1
z
= D = µ eff cox (U GS − U GS(th) )
Rch U ch l
Pro vysoké napětí UDS(BR) musí být velká šířka l oblasti typu P
Pro dosažení malého odporu v sepnutém stavu musí být malé l
VÝKONOVÉ TRANZISTORY D-MOS
Struktura D-MOS - uspořádání,
umožňující dostatečné zkrácení délky
kanálu l a zároveň umožňující
dosáhnout vysoké průrazné napětí
UCEO struktury NPN tranzistoru MOS
Průrazné napětí tenkého termicky rostlého oxidu je menší než 100 V, což
představuje limit pro napětí UDG,
Základní konstrukční uspořádání
•
•
Kolektorový kontakt D (sběrná elektroda)
je umístěný na opačné straně destičky,
než zdrojová elektroda S,
struktura VD MOS
(Vertical Double Diffused MOS),
Kolektorový kontakt D (sběrná elektroda)
je umístěný na stejné straně destičky,
jako zdrojová elektroda S,
struktura LD MOS
(Lateral Double Diffused MOS),
Kontakt zdrojové elektrody jak s oblastí N+, tak oblastí P
eliminuje bipolární tranzistor NPN
K tranzistoru MOS tak připojena antiparalelní dioda,
zabraňující průrazu tranzistoru při náhodné opačné
polarizaci.
Tranzistory VD MOS
Při přiložení UGS > UGS(th)
U DS = RDS(on) I D
RDS(on) = Rch + Ra + RD + Rn+
Ztrátový výkon v sepnutém stavu
PD = I D2 RDS(on)
Pohyblivost nosičů v málo dotovaném Si
závisí na teplotě µn ∼ T-2,6.
V povrchových vrstvách je teplotní
závislost pohyblivosti µn ∼ T-1,5
Výkonový VD MOS – paralelní
spojení dílčích tranzistorů
Jednotlivé dílčí VD-MOS struktury ve
tvaru buněk jsou pravidelně
rozmístěné po ploše výkonového
tranzistoru VD MOS (řádově 103 –
107 buněk v součástce)
Možná uspořádání
Čtvercová síť – SIP MOS
Hexagonální síť - HEXFET
Kolem aktivní plochy, tvořené
paralelně spojenými dílčími tranzistory
VD MOS, je realizován ochranný
prstenec (zajištění vysokého UDS(BR))
LD MOS
Používají se na menší proudy
tam, kde je třeba mít všechny
vývody na jedné straně
Časté použití ve výkonové
integraci
DYNAMICKÉ PARAMETRY TRANZISTORŮ D-MOS
Výkonový tranzistor MOS se může
nacházet ve třech ustálených stavech
1. UGS < UGS(th) , ID = 0 ... vypnutý stav
2. UGS > UGS(th) (UDS > ID Ron), ID = gfs(UGS - UGS(th)) ..
aktivní oblast
3. UGS > UGS(th) gfs(UGS –UGS(th))>UDS/Ron, ID = UDS/Ron
... sepnutý stav.
Dynamické chování tranzistoru MOS záleží
především na době potřebné k vytvoření
vodivého kanálu, tedy na době potřebné k
nabíjení a vybíjení kapacity Cox a dalších
(parazitních) kapacit
Na přechodové procesy bude mít značný vliv
kapacita CGD, která se vlivem Millerova efektu
projevuje jako ekvivalentní vstupní impedance
.
CMi = (1 + gfs Z ) CGD
Celková vstupní kapacita je pak dána
vztahem
Cin = CGS + CMi
Kapacita CGS nezávisí na napětí UDS
UDS < UGS, je kapacita CGD je velká (je dána
pouze kapacitou tenké vrstvy oxidu)
UDS > UGS se vytváří ochuzená vrstva, s nárůstem UDS
roste tloušťka ochuzené vrstvy a kapacita CGD klesá
Vstupní kapacita Cin je nabíjena ze zdroje napětí
UGS s vnitřním odporem RG1, vrstva
polykrystalického Si, tvořícího elektrodu hradla,
má odpor RG2. Celkový odpor obvodu řídící
elektrody
RG = RG1 + RG2
Mezní frekvence tranzistoru
MOS v lineárním režimu
f co =
1
2π Cin RG
Při dynamickém provozu výkonových tranzistorů MOS jsou zapotřebí
značné nabíjecí proudy, protože vstupní kapacita Cin je relativně velká
Tranzistory LD MOS mají menší vstupní kapacitu, proto se používají pro vysoké
frekvence (RF MOSFETs)
VÝKONOVÝ TRANZISTOR D MOS
VE SPÍNACÍM REŽIMU
Nejčastějším pracovním režimem v obvodech
výkonové elektroniky je spínací režim, kdy
tranzistor MOS přechází z vypnutého stavu
do sepnutého stavu s odporem Ron a naopak.
Jedním z nejčastějších typů zátěže je
indukčnost překlenutá nulovou diodou
(např. vinutí motoru, transformátoru, apod.).
Provedeme rozbor průběhu zapínacího a
vypínacího procesu v případě induktivní zátěže
ve stavu, kdy zátěží teče plný proud a
tranzistor MOS je periodicky zapínán a vypínán
s periodou kratší než časová konstanta Lz/Rz
odpovídající indukčnosti zátěže.
Zapínací proces
Na počátku zapínacího procesu je řídící
napětí UGS = UGL < UGS(th).
V čase t = 0 je skokem přiloženo napětí
UGS = UGH > UGS(th) , nabíjí se kapacita Cin
UGS = UGS(th) je dosaženo v čase td


U GH
t d = RG (C GS + C GD )ln 

−
U
U

GS(th) 
 GH
I D = g fs (U GS − U GS(th) )
UGS > UGS(th)
Proud IG nabíjející kapacitu hradla
IG =
U GH − U GS U GH − U GS ( th ) − I D / g fs
=
RG
RG
UDS je téměř konstantní až do okamžiku t2 = td + tri,
ve kterém proud ID dosáhne hodnoty IDM omezené
impedancí zátěže
Poté co proud dosáhl hodnoty IDM, napětí
UDS začíná klesat z počáteční hodnoty UDM.
Napětí UGS je konstantní pro konstantní ID.
Vzhledem ke klesajícímu UDS roste
kapacita Cmi, která je nabíjena vstupním
proudem a platí
U GH − (U GS(th) + I DM g fs ) dU DS
dU GD
I
= G =
=
dt
C Mi
RG C GD
dt
U DS = U DM −
g fs (U GH − U GS(th) ) − I DM
g fs RG C GD
(t − t 2 )
. K poklesu napětí na hodnotu Uon = IDM.Ron dojde za
t fv =
(U DM − U on )RG CGD
U GH − (U GS(th) + I DM g fs )
Po skončení poklesu napětí pokračuje ještě nabíjení
vstupní kapacity na hodnotu napětí UGH
ton = t d + t ri + tfv
Zapínací doba
U odporové zátěže Rz s nárůstem proudu ID klesá
napětí
U (t ) = U − R I (t )
DS
DM
Z D
Vypínací proces
Na počátku vypínacího procesu je tranzistor
sepnut, na řídící elektrodě je napětí UGH > UGS(th),
které v okamžiku t = 0 skokem klesne na
hodnotu UGL < UGS(th), (na hodnotu UGL = 0).
Kapacita hradla CG se vybíjí přes odpor RG,
dokud v čase ts neklesne UGS na hodnotu
U GS (t s ) = U GS(th) +
I DM
g fs


g fsU GH
t s = RG (C GS + C GD )ln 

+
g
U
I

DM 
 fs GS(th)
t > ts kolektorový proud ID = IDM , napětí roste
U DS = U on +
g U
+I
ID
(t − t s ) = U on + fs GS(th) DM (t − t s )
C GD
g fs RG C GD
Napětí UDS = UDM je dosaženo za
dobu
t rv =
(U DM − U on )g fs RG CGD
I DM + g fsU GS(th)
Napětí řídící elektrody dále exponenciálně
klesá vlivem vybíjení kapacity přes odpor RG



I
−t
U GS =  DM + U GS(th)  exp 

 RG (C GS + C GD ) 

 g fs
a proud klesá (pokud UGS > UGS(th))


−t
I D (t ) = (I DM + g fsU GS(th) )exp
 − g fsU GS(th)
(
)
R
C
C
+
GD 
 G GS
t fi = RG (C GS
 I DM + g fsU GS(th) 
+ C GD )ln 


 g fsU GS(th)
Vypínací doba toff
t off = ts + t rv + t fi
Struktury Trench-FET (TMOS)
Oproti VD MOS je možno
dosáhnout nižší Ron, CGS a CGD
Uplatnění u součástek s UDMmax
do 100 V (automobilová
elektronika, zdroje pro počítače)
TRANZISTORY SJ-MOS
Jak u struktur VD MOS, tak u struktur Trench-MOS roste odpor v sepnutém stavu
s blokovacím napětím.
RDSA ∼ UDSM2,6
Struktura střídajících se sloupců
nízko dotovaného polovodiče
typu P a typu N byla poprvé
publikována v roce 1997 jako
“superjunction”
Download

VÝKONOVÉ TRANZISTORY MOS Pro výkonové aplikace mají