5/14/2014
Sekvencijalna kola
Flip‐flopovi. Registri. Brojači
Vanr.prof.dr.Lejla Banjanović‐
Mehmedović
Standardne digitalne komponente (moduli)
 Sekvencijalne komponente
j
p
 Sadrže memorijske elemente, kao što su leč kola i flip‐
flopovi. 
Izlazne vrijednosti zavise ne samo od tekućih već i od prethodnih ulaznih vrijednosti
 Registarske komponente (prihvatni, pomjerački i brojački registri)
 Memorijske strukture (RAM, FIFO, stek) M
ij k k
(RAM FIFO k)  Upravljačke jedinice
PLS_9
Sekvencijalna kola
1
5/14/2014
Sekvencijalna kola
 Sekvencijalne mreže su digitalna kola koja posjeduju j
g
j p j
j
osobinu pamćenja (memorisanja).  Digitalno kolo pamti određene informacije o stanju samog kola u prošlosti i o upravljačkim signalima dovedenim u prošlosti. Izlazni signali sekvencijalne mreže se formiraju na osnovu zapamćene informacije i novih vrijednosti logičkih nivoa na ulazima. g
 Sekvencijalne mreže se redovno nazivaju i logičkim automatima jer se često primenjuju u oblasti automatskog upravljanja. PLS_9
Sekvencijalna kola
Elementarne memorije
 Memoriju sekvencijalnih mreža sačinjavaju: j
j
j j
 latch‐evi  flip‐flop‐ovi.  Ova kola pamte informaciju veličine jednog bita i sami po sebi predstavljaju sekvencijalnu mrežu.
 Informacija se pamti korištenjem povratne sprege. U i
Upisana informacija se pamti sve dok je napon napajanja i f
ij i d k j j j prisutan. Kod pojedinih memorijskih elemenata se primenjuje okidanje na nivo dok kod drugih ivično okidanje.
PLS_9
Sekvencijalna kola
2
5/14/2014
SR Latch kola
 Jednobitna memorijska kola koja se okidaju na nivo se nazivaju latch kolima. Dva osnovna kola koja obavljaju ovu funkciju se dobijaju ukrštenim povezivanjem logičkih kola i nazivamo ih SR latch kolima.
SR latch kolo sa ukrštenim povezivanjem
logičkih kola: (a) NILI kolima, (b) NI kolima.
PLS_9
Sekvencijalna kola
SR Latch kola
 Kolo posjeduje dva stabilna stanja zahvljajujući ukrštenom p j
j
j
j j j
povezivanju:  setovano stanje kada su vrijednosti izlaza Q  1, Q  0
 resetovano stanje za obrnute vrijednosti izlaza.
 SR latch kolo konstruisano NILI kolima se setuje logičkom jedinicom dovedenom na S ulaz i resetuje se logičkom jedinicom na R ulazu Za vrijeme setovanja ili resetovanja jedinicom na R ulazu. Za vrijeme setovanja ili resetovanja drugi ulaz koji se ne koristi mora da bude na logičkoj nuli. Kada se ne koriste ove operacije, potrebno je oba ulaza držati na logičkoj nuli i tada se vrijednosti izlaza ne mjenjaju.
PLS_9
Sekvencijalna kola
3
5/14/2014
SR Latch kola
 Slučaj kada se na oba ulaza dovode logičke jedinice, naziva se nedozvoljenom kombinacijom. Privremeno oba izlaza postaju logičke nule ali je neizvjesno koji će izlaz ostati na nuli poslije povratka ulaznih vrijednosti na nule.
 Ukoliko se vrijednosti ulaza u različitim trenucima vraćaju na nule tada će onaj ulaz odrediti stanje izlaza koji se zadnji vratio na nulu. Ako se vrijednosti ulaza mjenjaju istovremeno, onda kašnjenja logičkih kapija odlučuju o stanju izlaza.
 Upravljanje SR latch kolima konstruisanih od NI kola se vrši pomoću niskih logičkih nivoa. U ovom slučaju će nule koje se istovremeno pojavljuju na ulazima, prouzrokovati neizvjesnost u funkcionisanju i zato je neophodno ove situacije izbjegavati kod NI kola.
PLS_9
Sekvencijalna kola
SR Latch kola
 Promjene stanja SR latch kola se po potrebi mogu j
j
p p
g
sinhronizovati pomoću jednog upravljačkog signala (Enable). PLS_9
Sekvencijalna kola
4
5/14/2014
SR Latch kola
 Sve dok je upravljački signal (signal dozvole) na logičkoj j p
j
g
( g
)
g
j
nuli, izlazi ulaznih NI kola su na logičkim jedinicama i vrijednosti koji su upisane u latch kolo se ne mogu mjenjati.  U trenutku promjene signala Enable na visoki logički nivo, ulazna NI kola postaju aktivna i propuštaju ulazne S i R signale koji prouzrokuju odgovarajuću promjenu stanja.
PLS_9
Sekvencijalna kola
D Latch kola
 Nedozvoljene kombinacije ulaznih signala je moguće izbjeći dodavanjem invertora prethodnom kolu.
PLS_9
Sekvencijalna kola
5
5/14/2014
D Latch kola
 Uloga
g
invertora jje da zaštiti kolo od zabranjene
j
kombinacije (kada su istovremeno prisutni set i reset
signali na ulazima).
 Ovo kolo se naziva D latch kolo jer posjeduje samo jedan
ulaz za podatak (Data). Ulaz Data nema uticaja na izlaz
kada je signal dozvole odsutan, dok u suprotnom slučaju
g
sa ulaza ((sa malim kašnjenjem)
j j )p
prelazi na izlaz.
signal
 Signal koji je prisutan na izlazu u trenutku silazne ivice
signala dozvole ostaje važeći sve dok signal dozvole ne
postane ponovo aktivan.
PLS_9
Sekvencijalna kola
Flip‐flop‐ovi
 Flip
Flip‐flop‐ovi
flop ovi su elementarne memorije koje se okidaju na ivicu upravljačkog signala.  Upis podatka se vrši na uzlaznu ili na silaznu ivicu upravljačkog signala, zavisno od realizacije kola.
 Podatak koji se upisuje je zadat ulaznim signalom ili ulaznim signalima. U odnosu na izvedbu ulaza, postoje nekoliko tipova flip‐flop‐ova.
PLS_9
Sekvencijalna kola
6
5/14/2014
D‐Flip‐flop
D flip-flop
p p - u izvjesnom
j
srodstvu sa D latch kolom.
D flip‐flop: (a) šematska oznaka, (b) kombinaciona tabela, (c) vremenski dijagrami.
PLS_9
Sekvencijalna kola
D‐Flip‐flop
 Kod svake uzlazne ivice takt signala (na dijagramu je to označeno isprekidanom linijom) se upisuje vrijednost ulaza D u izlaz Q.  Strelica na šematskoj oznaci uvjek označava ulaz za takt signal (clk).
PLS_9
Sekvencijalna kola
7
5/14/2014
D master‐slave veza
 D flip‐flop se može realizovati pomoću kaskadne D flip flop se može realizovati pomoću kaskadne veze dva D latch kola (master‐slave veza). PLS_9
Sekvencijalna kola
D master‐slave veza
 Sve dok je takt signal na visokom logičkom nivou, izlaz Q j
g
g
,
Q
prvog latch kola (master) neprekidno preuzima vrijednost ulaza D ali je istovremeno drugo latch kolo u zatvorenom stanju jer je signal dozvole doveden preko jednog invertora.
 Poslije silazne ivice takt signala prvo latch kolo se zatvara (zadržava stanje koje je bilo aktivno pri silaznoj ivici takt signala), dok drugo (slave) latch kolo postaje g
),
g (
)
p
j
transparentno.  Posmatrajući spolja može se reći da upis u flip‐flop se vrši na silaznoj ivici takt signala.
PLS_9
Sekvencijalna kola
8
5/14/2014
RS flip‐flop
 RS flip‐flop se može smatrati kao verzija RS latch kola koja se okida ivicom takt signala.  Stanje izlaza RS flip‐flop‐a, slično odgovarajućem latch kolu, je nepredvidljivo u onim slučajevima kada su istovremeno prisutne logičke jedinice na oba ulaza.
a) Šematska oznaka RS flip-flop-a, b) njegova kombinaciona tabela, c)
vremenski odziv
PLS_9
Sekvencijalna kola
JK flip‐flop
 JK flip flop‐ovi invertuju vrijednosti svojih izlaza pri J f pf p
j
j
j
p
svakoj uzlaznoj ivici takt signala u slučaju istovremeno prisutnih logičkih jedinica na oba ulaza.
(a) Šematska oznaka JK flip-flop-a, (b) njegova kombinaciona tabela, (c) vremenski
dijagrami
PLS_9
Sekvencijalna kola
9
5/14/2014
T flip‐flop
 T flip‐flop posjeduje samo jedan ulaz za podatke i zato f p f pp j
j
j
p
se njegova kombinaciona tabela sastoji samo od dva reda.
 Ako je na ulazu T logička jedinica onda se vrijednost izlaza invertuje pri svakoj uzlaznoj ivici takt signala, dok za logičku nulu vrijednost izlaza ostaje nepromjenjena.
(a) Šematska oznaka T flip-flop-a i (b)
njegova kombinaciona tabela
PLS_9
Sekvencijalna kola
D flip‐flop sa asinhronim reset ulazom
 Obično se dva ili četiri flip‐flop‐a smještaju u zajedničko f pf p
j
j
j
kučište kod MSI tehnologije.
 Pored sinhronizacionih ulaza redovno ovi flip‐flop‐ovi sadrže i asinhrone set i/ili reset ulaze. D flip-flop sa asinhronim reset ulazom:
(a) šematska oznaka, (b) kombinaciona
tabela.
PLS_9
Sekvencijalna kola
10
5/14/2014
D flip‐flop sa asinhronim reset ulazom
 Reset ulaz je nezavisan od takt signala.  U prikazanom primjeru mali krug na Reset ulazu na šematskoj oznaci ukazuje na osobinu da se proces resetovanja aktivira niskim logičkim nivoom.
PLS_9
Sekvencijalna kola
Transformacija flip‐flop‐ova
Transformacija flip-flop-ova: (a) Transformacija RS flip-flop-a u JK flip-flop,
(b) transformacija D flip-flop-a u J-K flip flop, (c) transformacija D flip-flop-a
u T flip-flop, (d) transformacija JK flip-flop-a u T flip-flop.
PLS_9
Sekvencijalna kola
11
5/14/2014
Registri
 Registri su sekvencijalne mreže koje služe za privremeno pamćenje male količine podataka.
 Pamćenje podataka obično vrši niz D flip‐flop‐ova ili neki drugi tipovi flip‐flop‐ova ili latch kola. Upis i
čitanje podataka se vrši serijski (bit po bit) ili paralelno (svaki bit istovremeno).  Postoje stacionarni i shift registri. Pored pamćenja, shift registri su u stanju i da pomjeraju podatke bit po bit.
PLS_9
Sekvencijalna kola
Obični (stacionarni)registri
 D flip‐flopovi
 Paralelni upis pri silaznoj ivici takt signala.
Logička šema stacionarnog registra kapaciteta n bita
PLS_9
Sekvencijalna kola
12
5/14/2014
Obični (stacionarni)registri
 Za pamćenje se koriste D flip‐flop‐ovi kojima se upravlja zajedničkim takt (CLK) signalom. Upis se vrši paralelno pri silaznoj ivici takt signala. Sadržaj flip‐flop‐ova se može anulirati pomoću asinhronih reset ulaza koji su povezani na CLR signal.  Čitanje podataka sa izlaza je uvjek moguće, osim jednog kratkog vremenskog intervala poslije upisa, dok izlazi flip‐flop‐ova ne stignu u novo stabilno stanje. Ako je potrebno, korištenjem takvih flip‐flop‐ova koji posjeduju izlaze sa tri stanja, moguće je više registara povezati na j d j d ičk li ij d t k
jednu zajedničku liniju podataka.
PLS_9
Sekvencijalna kola
Pomjerački (shift) registri
Logička šema dvosmernog pomjeračkog registra
PLS_9
Sekvencijalna kola
13
5/14/2014
Pomjerački (shift) registri
 Kod shift registara moguće je prenijeti sadržaj elementarnih f g
g
j p
j
j
memorija u susjednu memorijsku lokaciju pri aktivnoj ivici takt signala. Pomjeranje se može vršiti ili u lijevom ili u
desnom smjeru dok kod univerzalnih pomjeračkih registara smjer pomjeranja se može zadati odgovarajućim upravljačkim signalom.  Pri pomjeranju sadržaj prethodnog memorijskog elementa p j
j
jp
g
j g
se upisuje u naredni, dok sadržaj zadnjeg memorijskog elementa se gubi. Kod složenih pomjeračkih registara, pored serijskog, postoji i mogućnost paralelnog upisa i čitanja.
PLS_9
Sekvencijalna kola
Pomjerački (shift) registri
L / R signala. RIN  Smjer pomjeranja se bira pomoću j p j
j
p
g
predstavlja serijski ulaz pri pomjeranju udesno, dok pri pomjeranju ulijevo funkciju serijskog ulaza obavlja signal LIN.  Serijski izlaz je QA ili QD u zavisnosti od smjera pomjeranja. Čitanje je moguće obaviti i u paralelnom režimu. Kod ovog rješenja
g j
j ne postoji mogućnost paralelnog p
j
g
p
g
upisa. Takt (CLK) signal, čija je funkcija sinhronizacija pomjeranja podataka, je zajednički za sve flip‐flop‐ove.
PLS_9
Sekvencijalna kola
14
5/14/2014
Kružni registri (kružni brojači)
Logička šema kružnog registra (brojača)
PLS_9
Sekvencijalna kola
Kružni registri (kružni brojači)
 Spajanjem izlaza pomjeračkog registra na sopstveni p j j
p
j
g g
p
serijski ulaz se dobija kružni registar.
 Podatak koji je jednom upisan u registar će kružiti sve dok je takt signal prisutan na njegovom upravljačkom ulazu.  Kako ovaj registar u normalnom režimu rada ne posjeduje ulaz za podatke i po svojoj prirodi generiše ponavljajuće sekvence ovo kolo se još naziva i kružni brojač.
sekvence, ovo kolo se još
naziva i kružni brojač
PLS_9
Sekvencijalna kola
15
5/14/2014
Kružni registri (kružni brojači)
 U praktičnim primjenama za kružni tok podataka potrebno p
p
j
p
p
je izvršiti upis odgovarajućeg sadržaja u brojač. Ovo se obično vrši paralelno. Najčešće se samo jedan flip‐flop setuje i u ostale se upisuje logička nula ili obrnuto.  Postoje i takva rješenja kod kojih su stanja flip‐flop‐ova nakon uključenja proizvoljna, ali poslije nekoliko perioda
takt signala samo jedan flip‐flop ostaje u
g
j
f pf p
j setovanom stanju j
dok su svi ostali resetovani. Nakon prelaznog režima rad takvog kružnog brojača je pravilan.
PLS_9
Sekvencijalna kola
Džonsonov kružni registar (brojač)
Jedno moguće rješenje (a) za logičku šemu Džonsonovog kružnog
registra (brojača) i (b) odgovarajuća tabela stanja.
PLS_9
Sekvencijalna kola
16
5/14/2014
Džonsonov kružni registar (brojač)
 Ako se izlaz zadnjeg flip‐flop‐a vraća na serijski ulaz j gf p f p
j
kružnog brojača u invertovanom obliku dobija se Džonsonov kružni registar (brojač). Nule i jedinice u normalnom režimu rada kruže prema redoslijedu (dat u tabeli).
 U slučaju n flip‐flop‐ova, sekvenca istih brojeva se ponavlja poslije 2n
p
j
perioda takt signala. Brojač
p
g
j će ući u p
pravilan režim rada i ako se svi flip‐flop‐ovi resetuju u trenutku uključenja.  Ako se to propusti, moguće je da kolo na izlazu generiše pogrešne vrijednosti. Raznim povratnim spregama je moguće obezbjediti pravilno funkcionisanje kola.
PLS_9
Sekvencijalna kola
Džonsonov brojač
PLS_9
Sekvencijalna kola
17
5/14/2014
Brojači
U mjernoj tehnici brojači se koriste:
 za mjerenje periode i frekvencije signala,
 za mjerenje vremena, brzine i rastojanja,
 struje, napona, otpora, itd.
PLS_9
Sekvencijalna kola
Brojači
U
digitalnim
g
sistemima,, upotrebljavamo
p
j
brojače
j
za
vremensko odabiranje raznih operacija kao što su:
 odbrojavanje i djeljenje broja impulsa,
 za formiranje upravljačkih i kontrolnih signala,
 za
generisanje
referentnog napona pri analogno‐
digitalnoj konverziji.
PLS_9
Sekvencijalna kola
18
5/14/2014
Brojači
 Registri koji pod uticajem upravljačkih impulsa prolaze kroz unaprijed određena stanja se nazivaju brojačima. Upravljački signali mogu da potiću iz izvora takt signala ili iz bilo kog drugog kola koje je u stanju da generiše digitalne signale. Impulsi su obično periodični, ali brojači mogu da rade i pod uticajem impulsa koji se pojavljuju u slučajnim vremenskim trenucima.  Pored takt ulaza pojedini brojači imaju i dodatne ulaze kojima se određuje način brojanja.
 Redoslijed stanja brojača može da bude jednak redoslijedu binarnih brojeva (binarni brojač), ali po potrebi je moguće formirati i proizvoljan redoslijed.  Broj različitih stanja kod brojača se naziva moduo brojača. PLS_9
Sekvencijalna kola
Brojači
 Pored memorijskih elemenata brojači obično sadrže i ulaznu kombinacionu mrežu koja obezbjeđuje odgovarajuće promjene stanja u registru koji je centralni dio brojača.  Obično, izlazna kombinaciona mreža koja je svojstvena sekvencijalnim mrežama ne postoji kod brojača.
 Izlazi memorijskih elemenata su ujedno i izlazi brojača.  Brojače je moguće svrstati u dvije kategorije:  asinhroni (serijski) i (
j )
 sinhroni (paralelni) brojači.
PLS_9
Sekvencijalna kola
19
5/14/2014
Asinhroni (serijski) brojači
Asinhroni brojač realizovan T flip-flop-ovima.
PLS_9
Sekvencijalna kola
Asinhroni (serijski) brojači
 Pri realizaciji asinhronih brojača , flip‐flop‐ovi nemaju zajednički upravljački signal, nego se izlaz prethodnog flip‐flop‐a veže na takt ulaz narednog flip‐flop‐a. Na ovaj način se kompleksnost
ulazne kombinacione mreže značajno smanjuje ili čak postaje suvišan.
 Najjednostavnija struktura asinhronog brojača se dobija kaskadnom vezom flip‐flop‐ova. Upravljački signal se dovodi na takt ulaz prvog memorijskog elementa, a izlazi pojedinih flip‐flop‐ova se povezuju na takt ulaze narednih flip‐flop‐ova.  Ako je potrebno, početno stanje brojača je moguće podesiti reset (CLR) signalom koji se istovremeno dovodi na asihnrone reset ulaze svih flip‐
flop‐ova.
PLS_9
Sekvencijalna kola
20
5/14/2014
Asinhroni (serijski) brojači
Vremenski dijagrami takt signala i pojedinih
izlaza asinhronog
brojača.
PLS_9
Redoslijed stanja trobitnog
asinhronog brojača.
Sekvencijalna kola
Asinhroni (serijski) brojači
 Ukoliko korišteni flip‐flop‐ovi reaguju na silaznu ivicu takt f pf p
g j
signala, brojač će brojati unaprijed u prirodnom binarnom kodu.
 Posmatrajući redoslijed stanja kroz koja brojač prolazi (tabela ) pri sukcesivnom djelovanju takt signala, može se zaključiti da brojač broji po redoslijedu binarnih brojeva. Moduo brojanja je osam za slučaj tri memorijska elementa.  U opštem slučaju, pomoću n memorijskih elemenata moguće je realizovati brojač modula 2n . PLS_9
Sekvencijalna kola
21
5/14/2014
Asinhroni (serijski) brojači
 Na vremenskim dijagramima su zanemarena kašnjenja flip flop‐ova. Zbog kaskadne veze, pojedina stanja se pojavljuju sa određenim vremenom kašnjenja u odnosu na upravljački signal. Ako se snimaju stanja pojedinih flip‐flop‐ova za vrijeme prelaznog procesa, dobijeni rezultat će najverovatnije biti pogrešan.
 Sa jedne strane, rješenje ovog problema se sastoji u ograničavanju frekvencije takt signala (to obezbjeđuje dovoljno vremena za izčezavanje hazardnih pojava), dok sa druge strane, izčitavanje
vrijednosti je potrebno vršiti neposredno prije pojave narednog ij d
ti j t b šiti d ij j d
upravljačkog signala. Kada se asinhroni brojač koristi kao djelitelj frekvencije (npr. samo izlaz Q2 se vodi dalje), frekvencija takt signala je ograničena samo sa vremenom kašnjenja prvog flip‐flop‐a.
PLS_9
Sekvencijalna kola
Brojači unazad
 Brojači koji broje unazad imaju početno stanje koje
odgovara najvećoj brojnoj vrednosti odnosno kada su
svi flip‐flopovi setovani.
 Svaki sljedeći ulazni impuls smanjuje sadržaj brojača
za jedan.
 Pobudu sljedećeg po redu flip‐flopa ne vršimo
pomoću
glavnog
izlaza
već
uz
pomoć
komplementarnog izlaza predhodnog flip‐flopa.
PLS_9
Sekvencijalna kola
22
5/14/2014
Brojači unazad
Slika prikazuje redni binarni brojač koji broji unazad,ali korištenjem komplementarnog izlaza. unazad
ali korištenjem komplementarnog izlaza PLS_9
Sekvencijalna kola
Brojači unazad
 Ovajj brojač
j broji
j u binarnom kodu kao i brojači
j
sa
rednom pobudom.
 Vremenski dijagrami slični sa vremenskim
dijagramima brojača unazad.
 Slijedi da se normalni brojač unaprijed može
upotrijebiti i kao brojač unazad ako se pri tome
koriste komplementarni izlazi njegovih flip
flip‐
flopova.
PLS_9
Sekvencijalna kola
23
5/14/2014
Sinhroni (paralelni)brojači
Logička šema sinhronog binarnog brojača
PLS_9
Sekvencijalna kola
Sinhroni (paralelni)brojači
 Povezanost između flip‐flopova
izvodi se pomoću logičkih
kola koja treba da obezbede rad brojača.
 Prvi flip‐flop aktivira se pri
svakom pobudnom impulsu,
drugi pri svakom drugom, treći pri svakom četvrtom,
četvrti pri svakom osmom impulsu, itd.
PLS_9
Sekvencijalna kola
24
5/14/2014
Sinhroni (paralelni)brojači
Šema četvorostepenog paralelnog binarnog brojača sa
T flip‐flopovima
PLS_9
Sekvencijalna kola
Sinhroni (paralelni)brojači
 NI kolo na
ulazu u prvi flip‐flop samo invertuje
pozitivne okidne impulse, jer su upotrebljeni T flip‐flopovi
osetljivi na negativne impulsne ivice.
 Ostala NI kola sinhrono selektuju svaki drugi, četvrti i osmi
impuls za pobuđivanje odgovarajućih flip‐flopova, što je
potrebno za prirodni kod binarnog brojača.
PLS_9
Sekvencijalna kola
25
5/14/2014
Dvosmjerni brojači
j
g brojati
j i unaprijed
p j i unazad ( p
Obostrani brojači
mogu
po čemu
su i dobili naziv).
Šema četvorostepenog obostranog sinhronog
brojača sa JK master-slejv flip-flopovima.
PLS_9
Sekvencijalna kola
Dvosmjerni brojači
 Kada brojač broji unaprijed, kontrolni priključak K se postavlja
na visok nivo, tj. K = 1, i preko gornjih logičkih kola obezbjeđuje
se potrebna veza za brojanje unaprijed.
 U tom slučaju je izlaz invertora K=1, što blokira sva kola vezana
za komplementarne izlaze flip‐flopova, čime se eliminiše
mogućnost brojanja unazad.
 Kada želimo da brojimo unazad, kontrolni priključa se postavlja
na nizak nivo odnosno K = 0, K=1 a preko donjih logičkih kola
se obezbjeđuje
b b đ
potrebna
b veza za brojanje
b
unazad.
d
PLS_9
Sekvencijalna kola
26
Download

Standardne digitalne komponente - Vanr.prof.dr. Lejla Banjanović